En este proyecto se aborda el diseño de un oscilador de anillo controlado por tensión (VCO) integrado para receptores multiprotocolo, orientados hacia dispositivos de Internet de las Cosas (IoT). Este trabajo forma parte del proyecto MOS2CHIP, enmarcado en el programa STIC-AmSud, cuyo objetivo es desarrollar un receptor basado en un mixer de cancelación armónica y un amplificador de bajo ruido, alimentados por señales de reloj generadas por el oscilador propuesto en el presente trabajo. El oscilador diseñado genera dos conjuntos de relojes, cada uno de ellos con cuatro señales desfasadas entre sí por 90°, con duty cycle y delay entre los dos conjuntos de relojes ajustados a los requerimientos del mixer. El oscilador se diseña para ser sintonizable en un rango de frecuencias de 300MHz a 2.5 GHz, y está basado en una arquitectura novedosa de anillos acoplados capacitivamente. Dicha arquitectura produce 12 señales desfasadas 30° entre sí, las cuales se combinan en una etapa de lógica combinatoria para producir los dos conjuntos de relojes requeridos por el mixer. Se optimiza su desempeño en términos de ruido de fase, consumo y rango de frecuencias. Se presentan estudios comparativos de celdas inversoras y arquitecturas de VCO basados en anillos, junto a un análisis detallado del mixer. El desarrollo incluye tanto la etapa esquemática como el diseño físico (layout) en tecnología FD-SOI de 28 nm, contemplando simulaciones post-layout para validar la robustez ante variaciones de proceso. Se realizaron simulaciones Monte Carlo utilizando el extraído del layout, simulando 200 muestras para evaluar diferentes condiciones de variación de los parámetros. A partir de estas simulaciones, se obtuvo un valor promedio para la frecuencia máxima de oscilación de 2.58 GHz con una desviación estándar de 0.142 GHz, con un consumo a frecuencia máxima de 381μW de media, con desviación estándar de 16μW. El ruido de fase se evalúa únicamente en las condiciones de parámetros de fabricación típicas y en las más extremas (corners). Para las condiciones nominales, se obtiene un valor de -109 dBc/Hz a 10MHz de offset para frecuencia máxima de oscilación. Las simulaciones finales muestran que el diseño propuesto logra satisfacer los requisitos de frecuencia, consumo e integridad de señal para aplicaciones IoT, demostrando viabilidad para integrarse dentro de futuros receptores multiprotocolo en tecnologías CMOS avanzadas.