Diseño de un Conversor Sigma-Delta Digital para PLL Fraccionario
- Autor(es):
- Cebey, Mariano ; Oreggioni, Julián
- Tipo:
- Preprint
- Versión:
- Enviado
- Resumen:
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Se diseñó y caracterizó un Conversor Sigma-Delta digital para controlar la división de frecuencia de un PLL fraccionario que debía discriminar las 10 frecuencias que marca la norma IEEE 802.15.4 en la banda de 915 MHz a partir de un cristal de 16 MHz. De acuerdo a los requisitos de la aplicación, se concluyó que un conversor de primer orden y 5 bits era lo más adecuado. El diseño se orientó a minimizar el consumo y el área del circuito, manteniendo el ruido que introduce dentro de niveles aceptables. El circuito se diseñó en forma modular, usando la arquitectura bit-slice, por lo cual es fácilmente escalable. El circuito diseñado se simuló verificándose el correcto funcionamiento, concluyendo que el mismo cumple con las especificaciones y objetivos marcados. Se trabajó con una tecnología de 0.35 um (CMOS C35 de “Austria Micro System”) alimentada con 3,3 V.
- Año:
- 2005
- Idioma:
- Español
- Temas:
- ELECTRÓNICA
- Institución:
- Universidad de la República
- Repositorio:
- COLIBRI
- Enlace(s):
- https://hdl.handle.net/20.500.12008/21170
- Nivel de acceso:
- Acceso abierto