Esta tesis trata del diseño, en tecnologías nanométricas CMOS, de bloques analógicos para aplicaciones de RF, en el que se ha incorporado como base la completa exploración de todas las posibles regiones de inversión en las cuales el transistor puede ser polarizado. La herramienta fundamental ha sido el uso sistemático de la técnica gm/ID sobre los transistores y la descripción del comportamiento real de todos los dispositivos mediante modelos semi-empíricos. Dos circuitos han sido estudiados cuidadosamente en este trabajo: el amplificador de bajo ruido (o LNA) y el oscilador controlado por tensión (o VCO). Para cada uno de estos circuitos, se han elaborado y plasmado en flujos de diseño varias estrategias de diseño óptimo. Mediante el análisis de las variaciones de las características de los circuitos estudiados, como figura de ruido, ganancia en potencia, consumo, en función del parámetro gm/ID de cada transistor, se puede seleccionar la región de inversión óptima, obteniéndose un razonable coste en el diseño de estos bloques, a partir de varias herramientas de cálculo y optimización que se han desarrollado específicamente. Basándonos en las especificaciones de los estándares de comunicación de RF de bajo consumo, se ha diseñado un conjunto de estos circuitos, donde se demuestra la efectividad del método implementado. Dos procesos nanométricos fueron utilizados en las respectivas implementaciones. Los resultados obtenidos mediante simulaciones eléctricas y medidas concuerdan razonablemente con los obtenidos con las herramientas de cálculo. Por último, esta metodología se ha utilizado tanto en el estudio previo como en el diseño final de algunos bloques de RF de un transceptor ZigBee de 2.4 GHz.