En este trabajo se describe el diseño de un analizador lógico con 48 canales, 16K muestras por canal y que puede operar con frecuencias de adquisición de hasta 100MHz. La interfaz de usuario está realizada sobre un computador que se comunica en forma serie o paralelo con el analizador. Para el control de la adquisición de las muestras, se utiliza una FPGA, que se encarga de la detección de la condición de disparo, del manejo de las memorias FIFO que se usan para el almacenamiento de las muestras, y de la interconexión con el microcontrolador que realiza la comunicación con el computador. El chip elegido fue el EPF6016 de la nueva familia FLEX6000 de Altera, y el sistema de desarrollo utilizado fue el Max+Plus II de la misma compañía. Se detallan la arquitectura y los criterios de diseño utilizados así como los resultados obtenidos.

This paper describes the design of a logic analyzer with 48 channels, 16K samples per channel and up to 100MHz of acquisition frequency. The user interface is implemented with a computer connected via a serial or parallel port. An FPGA is used for the sample acquisition control. This module controls the trigger condition detection, the FIFO memory used for sample storage, and the connection with a microcontroller which performs the communications with the computer. The selected chip was the EPF6016 of the new Altera FLEX6000 family, and the development software used was Max+Plus II from the same company. The architecture, the design criteria used and the obtained results are described.