ISEM : contador de carga integrado para sistemas de ultra bajo consumo
Supervisor(es): Silveira, Fernando - Pérez-Nicoli, Pablo - Veirano Núñez, Francisco
Resumen:
El siguiente proyecto presenta el diseño de un contador de Coulombs integrado de bajo consumo. Éste tiene como función la medición de corrientes entre 1 μA y 100 μA, por medio de la medida de la frecuencia de su señal de salida, con un error menor al 15 %. Se alimenta con una tensión de 400 mV y tiene un consumo inferior a 1 μA. La resolución de carga que presenta es menor a 3.5 nC. El circuito integrado está diseñado en una tecnología de silicio sobre aislante en deplexión total (FD-SOI) de 28 nm. Su arquitectura está compuesta por tres etapas. La primera consiste en un transconductor basado en un amplificador operacional de transconductancia (OTA) simétrico clásico, el cual fue adaptado para cumplir los requerimientos de rango lineal y rango de entrada en modo com un (ICMR). La segunda etapa consiste en un integrador, y por último, la tercer etapa es un comparador con histérisis. Se implementa también, mediante una compuerta AND, un reseteo del sistema, permitiendo asegurar que el condensador del integrador empiece descargado. Se estableció un método de calibración en el cual parte del offset introducido por la transconductancia es compensado y se obtiene, mediante un ajuste lineal, una curva de calibración.
2019 | |
Contador de Coulombs Transferencia inhalámbrica de energía Circuitos digitales Bajo consumo de energía |
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Español | |
Universidad de la República | |
COLIBRI | |
https://hdl.handle.net/20.500.12008/21964 | |
Acceso abierto | |
Licencia Creative Commons Atribución – No Comercial – Sin Derivadas (CC-BY-NC-ND) |
Sumario: | El siguiente proyecto presenta el diseño de un contador de Coulombs integrado de bajo consumo. Éste tiene como función la medición de corrientes entre 1 μA y 100 μA, por medio de la medida de la frecuencia de su señal de salida, con un error menor al 15 %. Se alimenta con una tensión de 400 mV y tiene un consumo inferior a 1 μA. La resolución de carga que presenta es menor a 3.5 nC. El circuito integrado está diseñado en una tecnología de silicio sobre aislante en deplexión total (FD-SOI) de 28 nm. Su arquitectura está compuesta por tres etapas. La primera consiste en un transconductor basado en un amplificador operacional de transconductancia (OTA) simétrico clásico, el cual fue adaptado para cumplir los requerimientos de rango lineal y rango de entrada en modo com un (ICMR). La segunda etapa consiste en un integrador, y por último, la tercer etapa es un comparador con histérisis. Se implementa también, mediante una compuerta AND, un reseteo del sistema, permitiendo asegurar que el condensador del integrador empiece descargado. Se estableció un método de calibración en el cual parte del offset introducido por la transconductancia es compensado y se obtiene, mediante un ajuste lineal, una curva de calibración. |
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