PgVirtex 2

Dubourdieu Hourcade, Martín Ignacio - Romio Ravazzani, Alejandro - Taborda Bonilla, Rodrigo Martín

Supervisor(es): Oliver, Juan Pablo

Resumen:

Nuestro proyecto nace con la finalidad de poner en funcionamiento algunos de los periféricos existentes en la placa PgVirtex. Esta placa fue desarrollada en el Instituto de Ingeniería Eléctrica por un grupo de proyecto de fin de carrera en el año 2005. Cuenta con un FPGA de la familia VIRTEX-E de Xilinx y con algunos periféricos e interfaces como puerto serie, IRDA, USB, puertos Ethernet y PCI (Peripheral Component Interconnect). Las pruebas hechas para corroborar el funcionamiento de la placa fueron muy béasicas y si bien se utilizó en un proyecto de fin de carrera anterior al nuestro, alguno de los puertos de ésta nunca habían sido utilizados. Este es el caso de los puertos Ethernet, USB y bus PCI. En la primera parte del proyecto se hicieron funcionar 4 bocas Ethernet de la placa mediante un core implementado en el FPGA que se encarga de enviar y recibir paquetes. Luego se decidió hacer funcionar los mismos puertos Ethernet, pero esta vez implementando un SOC1 compuesto por un procesador y corriendo un sistema operativo Linux sobre el mismo que se encarga del envío y recepción de paquetes. En la última etapa, se logró diseñar un core que es capaz de recbir paquetes a través del puerto PCI de la placa, y utilizando el core diseñado en el primera parte del proyecto, enviarlos a través de los puertos Ethernet. Esta documentación está dividida en tres partes principales además de las conclusiones y los anexos. En cada una de las partes se pretende explicar lo realizado en cada una de las etapas del proyecto, lo cual incluye estudios de distintos chips, protocolos y diseño de cores en VHDL. Además el estudio y en algunos casos modificación de diseños no realizados por nosotros en VHDL y Verilog para adaptarlos a nuestros requerimientos.


Detalles Bibliográficos
2008
Español
Universidad de la República
COLIBRI
http://hdl.handle.net/20.500.12008/2789
Acceso abierto
Licencia Creative Commons Atribución – No Comercial – Sin Derivadas (CC BY-NC-ND 4.0)
_version_ 1807523212532121600
author Dubourdieu Hourcade, Martín Ignacio
author2 Romio Ravazzani, Alejandro
Taborda Bonilla, Rodrigo Martín
author2_role author
author
author_facet Dubourdieu Hourcade, Martín Ignacio
Romio Ravazzani, Alejandro
Taborda Bonilla, Rodrigo Martín
author_role author
bitstream.checksum.fl_str_mv 528b6a3c8c7d0c6e28129d576e989607
9833653f73f7853880c94a6fead477b1
4afdbb8c545fd630ea7db775da747b2f
9da0b6dfac957114c6a7714714b86306
ae539619c7cc1371d1567333568aab5c
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
MD5
MD5
MD5
bitstream.url.fl_str_mv http://localhost:8080/xmlui/bitstream/20.500.12008/2789/5/license.txt
http://localhost:8080/xmlui/bitstream/20.500.12008/2789/2/license_text
http://localhost:8080/xmlui/bitstream/20.500.12008/2789/3/license_url
http://localhost:8080/xmlui/bitstream/20.500.12008/2789/4/license_rdf
http://localhost:8080/xmlui/bitstream/20.500.12008/2789/1/DRT08.pdf
collection COLIBRI
dc.creator.advisor.none.fl_str_mv Oliver, Juan Pablo
dc.creator.none.fl_str_mv Dubourdieu Hourcade, Martín Ignacio
Romio Ravazzani, Alejandro
Taborda Bonilla, Rodrigo Martín
dc.date.accessioned.none.fl_str_mv 2014-11-24T22:10:09Z
dc.date.available.none.fl_str_mv 2014-11-24T22:10:09Z
dc.date.issued.es.fl_str_mv 2008
dc.date.submitted.es.fl_str_mv 20141202
dc.description.abstract.none.fl_txt_mv Nuestro proyecto nace con la finalidad de poner en funcionamiento algunos de los periféricos existentes en la placa PgVirtex. Esta placa fue desarrollada en el Instituto de Ingeniería Eléctrica por un grupo de proyecto de fin de carrera en el año 2005. Cuenta con un FPGA de la familia VIRTEX-E de Xilinx y con algunos periféricos e interfaces como puerto serie, IRDA, USB, puertos Ethernet y PCI (Peripheral Component Interconnect). Las pruebas hechas para corroborar el funcionamiento de la placa fueron muy béasicas y si bien se utilizó en un proyecto de fin de carrera anterior al nuestro, alguno de los puertos de ésta nunca habían sido utilizados. Este es el caso de los puertos Ethernet, USB y bus PCI. En la primera parte del proyecto se hicieron funcionar 4 bocas Ethernet de la placa mediante un core implementado en el FPGA que se encarga de enviar y recibir paquetes. Luego se decidió hacer funcionar los mismos puertos Ethernet, pero esta vez implementando un SOC1 compuesto por un procesador y corriendo un sistema operativo Linux sobre el mismo que se encarga del envío y recepción de paquetes. En la última etapa, se logró diseñar un core que es capaz de recbir paquetes a través del puerto PCI de la placa, y utilizando el core diseñado en el primera parte del proyecto, enviarlos a través de los puertos Ethernet. Esta documentación está dividida en tres partes principales además de las conclusiones y los anexos. En cada una de las partes se pretende explicar lo realizado en cada una de las etapas del proyecto, lo cual incluye estudios de distintos chips, protocolos y diseño de cores en VHDL. Además el estudio y en algunos casos modificación de diseños no realizados por nosotros en VHDL y Verilog para adaptarlos a nuestros requerimientos.
dc.format.mimetype.es.fl_str_mv application/pdf
dc.identifier.citation.es.fl_str_mv DUBOURDIEU HOURCADE, M., ROMIO RAVAZZANI, A., TABORDA BONILLA, R. "PgVirtex 2". Tesis de grado. Montevideo : UR.FI.IIE, 2008.
dc.identifier.uri.none.fl_str_mv http://hdl.handle.net/20.500.12008/2789
dc.language.iso.none.fl_str_mv es
spa
dc.publisher.es.fl_str_mv UR.FI.IIE
dc.rights.license.none.fl_str_mv Licencia Creative Commons Atribución – No Comercial – Sin Derivadas (CC BY-NC-ND 4.0)
dc.rights.none.fl_str_mv info:eu-repo/semantics/openAccess
dc.source.none.fl_str_mv reponame:COLIBRI
instname:Universidad de la República
instacron:Universidad de la República
dc.title.none.fl_str_mv PgVirtex 2
dc.type.es.fl_str_mv Tesis de grado
dc.type.none.fl_str_mv info:eu-repo/semantics/bachelorThesis
dc.type.version.none.fl_str_mv info:eu-repo/semantics/acceptedVersion
description Nuestro proyecto nace con la finalidad de poner en funcionamiento algunos de los periféricos existentes en la placa PgVirtex. Esta placa fue desarrollada en el Instituto de Ingeniería Eléctrica por un grupo de proyecto de fin de carrera en el año 2005. Cuenta con un FPGA de la familia VIRTEX-E de Xilinx y con algunos periféricos e interfaces como puerto serie, IRDA, USB, puertos Ethernet y PCI (Peripheral Component Interconnect). Las pruebas hechas para corroborar el funcionamiento de la placa fueron muy béasicas y si bien se utilizó en un proyecto de fin de carrera anterior al nuestro, alguno de los puertos de ésta nunca habían sido utilizados. Este es el caso de los puertos Ethernet, USB y bus PCI. En la primera parte del proyecto se hicieron funcionar 4 bocas Ethernet de la placa mediante un core implementado en el FPGA que se encarga de enviar y recibir paquetes. Luego se decidió hacer funcionar los mismos puertos Ethernet, pero esta vez implementando un SOC1 compuesto por un procesador y corriendo un sistema operativo Linux sobre el mismo que se encarga del envío y recepción de paquetes. En la última etapa, se logró diseñar un core que es capaz de recbir paquetes a través del puerto PCI de la placa, y utilizando el core diseñado en el primera parte del proyecto, enviarlos a través de los puertos Ethernet. Esta documentación está dividida en tres partes principales además de las conclusiones y los anexos. En cada una de las partes se pretende explicar lo realizado en cada una de las etapas del proyecto, lo cual incluye estudios de distintos chips, protocolos y diseño de cores en VHDL. Además el estudio y en algunos casos modificación de diseños no realizados por nosotros en VHDL y Verilog para adaptarlos a nuestros requerimientos.
eu_rights_str_mv openAccess
format bachelorThesis
id COLIBRI_a0e417bd1121fa27336a1eaf8d5a5e27
identifier_str_mv DUBOURDIEU HOURCADE, M., ROMIO RAVAZZANI, A., TABORDA BONILLA, R. "PgVirtex 2". Tesis de grado. Montevideo : UR.FI.IIE, 2008.
instacron_str Universidad de la República
institution Universidad de la República
instname_str Universidad de la República
language spa
language_invalid_str_mv es
network_acronym_str COLIBRI
network_name_str COLIBRI
oai_identifier_str oai:colibri.udelar.edu.uy:20.500.12008/2789
publishDate 2008
reponame_str COLIBRI
repository.mail.fl_str_mv mabel.seroubian@seciu.edu.uy
repository.name.fl_str_mv COLIBRI - Universidad de la República
repository_id_str 4771
rights_invalid_str_mv Licencia Creative Commons Atribución – No Comercial – Sin Derivadas (CC BY-NC-ND 4.0)
spelling 2014-11-24T22:10:09Z2014-11-24T22:10:09Z200820141202DUBOURDIEU HOURCADE, M., ROMIO RAVAZZANI, A., TABORDA BONILLA, R. "PgVirtex 2". Tesis de grado. Montevideo : UR.FI.IIE, 2008.http://hdl.handle.net/20.500.12008/2789Nuestro proyecto nace con la finalidad de poner en funcionamiento algunos de los periféricos existentes en la placa PgVirtex. Esta placa fue desarrollada en el Instituto de Ingeniería Eléctrica por un grupo de proyecto de fin de carrera en el año 2005. Cuenta con un FPGA de la familia VIRTEX-E de Xilinx y con algunos periféricos e interfaces como puerto serie, IRDA, USB, puertos Ethernet y PCI (Peripheral Component Interconnect). Las pruebas hechas para corroborar el funcionamiento de la placa fueron muy béasicas y si bien se utilizó en un proyecto de fin de carrera anterior al nuestro, alguno de los puertos de ésta nunca habían sido utilizados. Este es el caso de los puertos Ethernet, USB y bus PCI. En la primera parte del proyecto se hicieron funcionar 4 bocas Ethernet de la placa mediante un core implementado en el FPGA que se encarga de enviar y recibir paquetes. Luego se decidió hacer funcionar los mismos puertos Ethernet, pero esta vez implementando un SOC1 compuesto por un procesador y corriendo un sistema operativo Linux sobre el mismo que se encarga del envío y recepción de paquetes. En la última etapa, se logró diseñar un core que es capaz de recbir paquetes a través del puerto PCI de la placa, y utilizando el core diseñado en el primera parte del proyecto, enviarlos a través de los puertos Ethernet. Esta documentación está dividida en tres partes principales además de las conclusiones y los anexos. En cada una de las partes se pretende explicar lo realizado en cada una de las etapas del proyecto, lo cual incluye estudios de distintos chips, protocolos y diseño de cores en VHDL. Además el estudio y en algunos casos modificación de diseños no realizados por nosotros en VHDL y Verilog para adaptarlos a nuestros requerimientos.Made available in DSpace on 2014-11-24T22:10:09Z (GMT). No. of bitstreams: 5 DRT08.pdf: 3130763 bytes, checksum: ae539619c7cc1371d1567333568aab5c (MD5) license_text: 21936 bytes, checksum: 9833653f73f7853880c94a6fead477b1 (MD5) license_url: 49 bytes, checksum: 4afdbb8c545fd630ea7db775da747b2f (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) license.txt: 4244 bytes, checksum: 528b6a3c8c7d0c6e28129d576e989607 (MD5) Previous issue date: 2008application/pdfesspaUR.FI.IIELas obras depositadas en el Repositorio se rigen por la Ordenanza de los Derechos de la Propiedad Intelectual de la Universidad De La República. (Res. Nº 91 de C.D.C. de 8/III/1994 – D.O. 7/IV/1994) y por la Ordenanza del Repositorio Abierto de la Universidad de la República (Res. Nº 16 de C.D.C. de 07/10/2014)info:eu-repo/semantics/openAccessLicencia Creative Commons Atribución – No Comercial – Sin Derivadas (CC BY-NC-ND 4.0)PgVirtex 2Tesis de gradoinfo:eu-repo/semantics/bachelorThesisinfo:eu-repo/semantics/acceptedVersionreponame:COLIBRIinstname:Universidad de la Repúblicainstacron:Universidad de la RepúblicaDubourdieu Hourcade, Martín IgnacioRomio Ravazzani, AlejandroTaborda Bonilla, Rodrigo MartínOliver, Juan PabloUniversidad de la Republica (Uruguay). Facultad de IngenieriaIngeniero ElectricistaLICENSElicense.txttext/plain4244http://localhost:8080/xmlui/bitstream/20.500.12008/2789/5/license.txt528b6a3c8c7d0c6e28129d576e989607MD55CC-LICENSElicense_textapplication/octet-stream21936http://localhost:8080/xmlui/bitstream/20.500.12008/2789/2/license_text9833653f73f7853880c94a6fead477b1MD52license_urlapplication/octet-stream49http://localhost:8080/xmlui/bitstream/20.500.12008/2789/3/license_url4afdbb8c545fd630ea7db775da747b2fMD53license_rdfapplication/octet-stream23148http://localhost:8080/xmlui/bitstream/20.500.12008/2789/4/license_rdf9da0b6dfac957114c6a7714714b86306MD54ORIGINALDRT08.pdfapplication/pdf3130763http://localhost:8080/xmlui/bitstream/20.500.12008/2789/1/DRT08.pdfae539619c7cc1371d1567333568aab5cMD5120.500.12008/27892024-04-12 14:05:06.505oai:colibri.udelar.edu.uy:20.500.12008/2789VGVybWlub3MgeSBjb25kaWNpb25lcyByZWxhdGl2YXMgYWwgZGVwb3NpdG8gZGUgb2JyYXMNCg0KDQpMYXMgb2JyYXMgZGVwb3NpdGFkYXMgZW4gZWwgUmVwb3NpdG9yaW8gc2UgcmlnZW4gcG9yIGxhIE9yZGVuYW56YSBkZSBsb3MgRGVyZWNob3MgZGUgbGEgUHJvcGllZGFkIEludGVsZWN0dWFsICBkZSBsYSBVbml2ZXJzaWRhZCBEZSBMYSBSZXDvv71ibGljYS4gKFJlcy4gTu+/vSA5MSBkZSBDLkQuQy4gZGUgOC9JSUkvMTk5NCDvv70gRC5PLiA3L0lWLzE5OTQpIHkgIHBvciBsYSBPcmRlbmFuemEgZGVsIFJlcG9zaXRvcmlvIEFiaWVydG8gZGUgbGEgVW5pdmVyc2lkYWQgZGUgbGEgUmVw77+9YmxpY2EgKFJlcy4gTu+/vSAxNiBkZSBDLkQuQy4gZGUgMDcvMTAvMjAxNCkuIA0KDQpBY2VwdGFuZG8gZWwgYXV0b3IgZXN0b3MgdO+/vXJtaW5vcyB5IGNvbmRpY2lvbmVzIGRlIGRlcO+/vXNpdG8gZW4gQ09MSUJSSSwgbGEgVW5pdmVyc2lkYWQgZGUgUmVw77+9YmxpY2EgcHJvY2VkZXLvv70gYTogIA0KDQphKSBhcmNoaXZhciBt77+9cyBkZSB1bmEgY29waWEgZGUgbGEgb2JyYSBlbiBsb3Mgc2Vydmlkb3JlcyBkZSBsYSBVbml2ZXJzaWRhZCBhIGxvcyBlZmVjdG9zIGRlIGdhcmFudGl6YXIgYWNjZXNvLCBzZWd1cmlkYWQgeSBwcmVzZXJ2YWNp77+9bg0KYikgY29udmVydGlyIGxhIG9icmEgYSBvdHJvcyBmb3JtYXRvcyBzaSBmdWVyYSBuZWNlc2FyaW8gIHBhcmEgZmFjaWxpdGFyIHN1IHByZXNlcnZhY2nvv71uIHkgYWNjZXNpYmlsaWRhZCBzaW4gYWx0ZXJhciBzdSBjb250ZW5pZG8uDQpjKSByZWFsaXphciBsYSBjb211bmljYWNp77+9biBw77+9YmxpY2EgeSBkaXNwb25lciBlbCBhY2Nlc28gbGlicmUgeSBncmF0dWl0byBhIHRyYXbvv71zIGRlIEludGVybmV0IG1lZGlhbnRlIGxhIHB1YmxpY2Fjae+/vW4gZGUgbGEgb2JyYSBiYWpvIGxhIGxpY2VuY2lhIENyZWF0aXZlIENvbW1vbnMgc2VsZWNjaW9uYWRhIHBvciBlbCBwcm9waW8gYXV0b3IuDQoNCg0KRW4gY2FzbyBxdWUgZWwgYXV0b3IgaGF5YSBkaWZ1bmRpZG8geSBkYWRvIGEgcHVibGljaWRhZCBhIGxhIG9icmEgZW4gZm9ybWEgcHJldmlhLCAgcG9kcu+/vSBzb2xpY2l0YXIgdW4gcGVy77+9b2RvIGRlIGVtYmFyZ28gc29icmUgbGEgZGlzcG9uaWJpbGlkYWQgcO+/vWJsaWNhIGRlIGxhIG1pc21hLCBlbCBjdWFsIGNvbWVuemFy77+9IGEgcGFydGlyIGRlIGxhIGFjZXB0YWNp77+9biBkZSBlc3RlIGRvY3VtZW50byB5IGhhc3RhIGxhIGZlY2hhIHF1ZSBpbmRpcXVlIC4NCg0KRWwgYXV0b3IgYXNlZ3VyYSBxdWUgbGEgb2JyYSBubyBpbmZyaWdlIG5pbmfvv71uIGRlcmVjaG8gc29icmUgdGVyY2Vyb3MsIHlhIHNlYSBkZSBwcm9waWVkYWQgaW50ZWxlY3R1YWwgbyBjdWFscXVpZXIgb3Ryby4NCg0KRWwgYXV0b3IgZ2FyYW50aXphIHF1ZSBzaSBlbCBkb2N1bWVudG8gY29udGllbmUgbWF0ZXJpYWxlcyBkZSBsb3MgY3VhbGVzIG5vIHRpZW5lIGxvcyBkZXJlY2hvcyBkZSBhdXRvciwgIGhhIG9idGVuaWRvIGVsIHBlcm1pc28gZGVsIHByb3BpZXRhcmlvIGRlIGxvcyBkZXJlY2hvcyBkZSBhdXRvciwgeSBxdWUgZXNlIG1hdGVyaWFsIGN1eW9zIGRlcmVjaG9zIHNvbiBkZSB0ZXJjZXJvcyBlc3Tvv70gY2xhcmFtZW50ZSBpZGVudGlmaWNhZG8geSByZWNvbm9jaWRvIGVuIGVsIHRleHRvIG8gY29udGVuaWRvIGRlbCBkb2N1bWVudG8gZGVwb3NpdGFkbyBlbiBlbCBSZXBvc2l0b3Jpby4NCg0KRW4gb2JyYXMgZGUgYXV0b3Lvv71hIG3vv71sdGlwbGUgL3NlIHByZXN1bWUvIHF1ZSBlbCBhdXRvciBkZXBvc2l0YW50ZSBkZWNsYXJhIHF1ZSBoYSByZWNhYmFkbyBlbCBjb25zZW50aW1pZW50byBkZSB0b2RvcyBsb3MgYXV0b3JlcyBwYXJhIHB1YmxpY2FybGEgZW4gZWwgUmVwb3NpdG9yaW8sIHNpZW5kbyDvv71zdGUgZWwg77+9bmljbyByZXNwb25zYWJsZSBmcmVudGUgYSBjdWFscXVpZXIgdGlwbyBkZSByZWNsYW1hY2nvv71uIGRlIGxvcyBvdHJvcyBjb2F1dG9yZXMuDQoNCkVsIGF1dG9yIHNlcu+/vSByZXNwb25zYWJsZSBkZWwgY29udGVuaWRvIGRlIGxvcyBkb2N1bWVudG9zIHF1ZSBkZXBvc2l0YS4gTGEgVURFTEFSIG5vIHNlcu+/vSByZXNwb25zYWJsZSBwb3IgbGFzIGV2ZW50dWFsZXMgdmlvbGFjaW9uZXMgYWwgZGVyZWNobyBkZSBwcm9waWVkYWQgaW50ZWxlY3R1YWwgZW4gcXVlIHB1ZWRhIGluY3VycmlyIGVsIGF1dG9yLg0KDQpBbnRlIGN1YWxxdWllciBkZW51bmNpYSBkZSB2aW9sYWNp77+9biBkZSBkZXJlY2hvcyBkZSBwcm9waWVkYWQgaW50ZWxlY3R1YWwsIGxhIFVERUxBUiAgYWRvcHRhcu+/vSB0b2RhcyBsYXMgbWVkaWRhcyBuZWNlc2FyaWFzIHBhcmEgZXZpdGFyIGxhIGNvbnRpbnVhY2nvv71uIGRlIGRpY2hhIGluZnJhY2Np77+9biwgbGFzIHF1ZSBwb2Ry77+9biBpbmNsdWlyIGVsIHJldGlybyBkZWwgYWNjZXNvIGEgbG9zIGNvbnRlbmlkb3MgeS9vIG1ldGFkYXRvcyBkZWwgZG9jdW1lbnRvIHJlc3BlY3Rpdm8uDQoNCkxhIG9icmEgc2UgcG9uZHLvv70gYSBkaXNwb3NpY2nvv71uIGRlbCBw77+9YmxpY28gYSB0cmF277+9cyBkZSBsYXMgbGljZW5jaWFzIENyZWF0aXZlIENvbW1vbnMsIGVsIGF1dG9yIHBvZHLvv70gc2VsZWNjaW9uYXIgdW5hIGRlIGxhcyA2IGxpY2VuY2lhcyBkaXNwb25pYmxlczoNCg0KDQpBdHJpYnVjae+/vW4gKENDIC0gQnkpOiBQZXJtaXRlIHVzYXIgbGEgb2JyYSB5IGdlbmVyYXIgb2JyYXMgZGVyaXZhZGFzLCBpbmNsdXNvIGNvbiBmaW5lcyBjb21lcmNpYWxlcywgc2llbXByZSBxdWUgc2UgcmVjb25vemNhIGFsIGF1dG9yLg0KDQpBdHJpYnVjae+/vW4g77+9IENvbXBhcnRpciBJZ3VhbCAoQ0MgLSBCeS1TQSk6IFBlcm1pdGUgdXNhciBsYSBvYnJhIHkgZ2VuZXJhciBvYnJhcyBkZXJpdmFkYXMsIGluY2x1c28gY29uIGZpbmVzIGNvbWVyY2lhbGVzLCBwZXJvIGxhIGRpc3RyaWJ1Y2nvv71uIGRlIGxhcyBvYnJhcyBkZXJpdmFkYXMgZGViZSBoYWNlcnNlIG1lZGlhbnRlIHVuYSBsaWNlbmNpYSBpZO+/vW50aWNhIGEgbGEgZGUgbGEgb2JyYSBvcmlnaW5hbCwgcmVjb25vY2llbmRvIGEgbG9zIGF1dG9yZXMuDQoNCkF0cmlidWNp77+9biDvv70gTm8gQ29tZXJjaWFsIChDQyAtIEJ5LU5DKTogUGVybWl0ZSB1c2FyIGxhIG9icmEgeSBnZW5lcmFyIG9icmFzIGRlcml2YWRhcywgc2llbXByZSB5IGN1YW5kbyBlc29zIHVzb3Mgbm8gdGVuZ2FuIGZpbmVzIGNvbWVyY2lhbGVzLCByZWNvbm9jaWVuZG8gYWwgYXV0b3IuDQoNCkF0cmlidWNp77+9biDvv70gU2luIERlcml2YWRhcyAoQ0MgLSBCeS1ORCk6IFBlcm1pdGUgZWwgdXNvIGRlIGxhIG9icmEsIGluY2x1c28gY29uIGZpbmVzIGNvbWVyY2lhbGVzLCBwZXJvIG5vIHNlIHBlcm1pdGUgZ2VuZXJhciBvYnJhcyBkZXJpdmFkYXMsIGRlYmllbmRvIHJlY29ub2NlciBhbCBhdXRvci4NCg0KQXRyaWJ1Y2nvv71uIO+/vSBObyBDb21lcmNpYWwg77+9IENvbXBhcnRpciBJZ3VhbCAoQ0Mg77+9IEJ5LU5DLVNBKTogUGVybWl0ZSB1c2FyIGxhIG9icmEgeSBnZW5lcmFyIG9icmFzIGRlcml2YWRhcywgc2llbXByZSB5IGN1YW5kbyBlc29zIHVzb3Mgbm8gdGVuZ2FuIGZpbmVzIGNvbWVyY2lhbGVzIHkgbGEgZGlzdHJpYnVjae+/vW4gZGUgbGFzIG9icmFzIGRlcml2YWRhcyBzZSBoYWdhIG1lZGlhbnRlIGxpY2VuY2lhIGlk77+9bnRpY2EgYSBsYSBkZSBsYSBvYnJhIG9yaWdpbmFsLCByZWNvbm9jaWVuZG8gYSBsb3MgYXV0b3Jlcy4NCg0KQXRyaWJ1Y2nvv71uIO+/vSBObyBDb21lcmNpYWwg77+9IFNpbiBEZXJpdmFkYXMgKENDIC0gQnktTkMtTkQpOiBQZXJtaXRlIHVzYXIgbGEgb2JyYSwgcGVybyBubyBzZSBwZXJtaXRlIGdlbmVyYXIgb2JyYXMgZGVyaXZhZGFzIHkgbm8gc2UgcGVybWl0ZSB1c28gY29uIGZpbmVzIGNvbWVyY2lhbGVzLCBkZWJpZW5kbyByZWNvbm9jZXIgYWwgYXV0b3IuDQoNCkxvcyB1c29zIHByZXZpc3RvcyBlbiBsYXMgbGljZW5jaWFzIGluY2x1eWVuIGxhIGVuYWplbmFjae+/vW4sIHJlcHJvZHVjY2nvv71uLCBjb211bmljYWNp77+9biwgcHVibGljYWNp77+9biwgZGlzdHJpYnVjae+/vW4geSBwdWVzdGEgYSBkaXNwb3NpY2nvv71uIGRlbCBw77+9YmxpY28uIExhIGNyZWFjae+/vW4gZGUgb2JyYXMgZGVyaXZhZGFzIGluY2x1eWUgbGEgYWRhcHRhY2nvv71uLCB0cmFkdWNjae+/vW4geSBlbCByZW1peC4NCg0KQ3VhbmRvIHNlIHNlbGVjY2lvbmUgdW5hIGxpY2VuY2lhIHF1ZSBoYWJpbGl0ZSB1c29zIGNvbWVyY2lhbGVzLCBlbCBkZXDvv71zaXRvIGRlYmVy77+9IHNlciBhY29tcGHvv71hZG8gZGVsIGF2YWwgZGVsIGplcmFyY2Egbe+/vXhpbW8gZGVsIFNlcnZpY2lvIGNvcnJlc3BvbmRpZW50ZS4NCg0KDQoNCg0KDQoNCg0KDQo=Universidadhttps://udelar.edu.uy/https://www.colibri.udelar.edu.uy/oai/requestmabel.seroubian@seciu.edu.uyUruguayopendoar:47712024-07-25T14:40:40.430801COLIBRI - Universidad de la Repúblicafalse
spellingShingle PgVirtex 2
Dubourdieu Hourcade, Martín Ignacio
status_str acceptedVersion
title PgVirtex 2
title_full PgVirtex 2
title_fullStr PgVirtex 2
title_full_unstemmed PgVirtex 2
title_short PgVirtex 2
title_sort PgVirtex 2
url http://hdl.handle.net/20.500.12008/2789